طراحی یک مدولاتور دلتا سیگمای متعامد میان گذر گسسته زمان با حذف عدم تطابق برای گیرنده‌های GSM/EDGE

نوع مقاله : مقاله پژوهشی

نویسندگان

دانشگاه شهید ستاری

10.22034/joeds.2024.426538.1033

چکیده

در این مقاله یک مدولاتور دلتا سیگمای متعامد مرتبه دو میان گذر گسسته زمان برای گیرنده‌هایGSM/EDGE طراحی شده است. با کاهش OSR در مدولاتور طراحی شده، فرکانس کاری آن کمتر شده است. این کاهش فرکانس باعث شده تا در این مدولاتور از تقویت کننده‌های با پهنای باند کوچکتری استفاده نموده که در فرکانس پایین‌تر و با مصرف توان کمتری کار می‌کنند. جهت دستیابی به SNR مطلوب، از کوانتایزر سه بیتی استفاده شده است و به تبع آن در مسیرهای فیدبک این مدولاتور نیز DAC سه بیتی قرار داده شده است. عدم تطابق سلولهای آن یکی از مشکلات این مدولاتورها می‌باشد. یکی دیگر از مشکلات مدولاتورهای متعامد دارند مشکل عدم تطابق بین مسیرهای I و Qی آن است. برای تصحیح خطای عدم تطابق سلولهای DAC در هر مسیر و همچنین بین مسیرهای I و Q، بلوک DEM مختلط طراحی و پیاده سازی شده است. مدولاتور طراحی شده در تکنولوژی CMOS-180nm پیاده سازی شده‌است. نرخ سیگنال به نویز طیف خروجی این مدولاتور، با نرخ فرانمونه برداری 50 و مصرف توان 5.58mw برابر 86dB بدست آمده است.

کلیدواژه‌ها

عنوان مقاله [English]

Designs of Band pass discrete-time Quadrature Sigma-Delta Modulator for GSM/EDGE Receivers

نویسندگان [English]

  • alireza shamsi
  • Yaghou Khorasani
  • ebrahim Shafiee
air univercity
چکیده [English]

In this paper, a second order discrete-time quadrature delta sigma modulator for GSM / EDGE receivers is designed. By reducing the OSR in the designed modulator, its operating frequency is decreased. This frequency reduction has led to the use of smaller bandwidth-based op-amps in this modulator that work at lower frequencies with less power consumption. A three-bit quantizer is used to achieve the desired signal to noise ratio (SNR). A 3-bit quantizer is used To achieve the desired SNR, and consequently it has a 3-bit DAC at the feedback paths of modulator. The mismatch of its cells is one of the problems of multi bit modulators. Another problem with quadrature modulators is the mismatch between paths I and Q. A complex DEM block is designed to correct the DAC cells error mismatch in each path and between I and Q paths. The designed modulator is implemented in CMOS-180nm technology. The designed modulator is implemented in CMOS-180nm technology. The SNR of the output spectrum of this modulator is obtained 86dB with a sampling rate of 50 and a power consumption of 5.58mw.

کلیدواژه‌ها [English]

  • quadrature delta sigma modulator
  • discrete-time
  • Mismatch Elimination
  • GSM / EDGE

فایل ها

هم رسانی

ارجاع به این مقاله

آمار