طراحی سنتز کننده فرکانسی تقسیم جزئی با تکیه بر تقسیم کننده سیگما دلتا در کاربرد های ماهواره

نوع مقاله : مقاله پژوهشی

نویسنده

گروه برق و کامپیوتر، دانشگاه محقق اردبیلی، اردبیل، ایران

10.22034/joeds.2024.447610.1038

چکیده

در این مقاله، یک سنتز کننده فرکانسی از نوع حلقه‌ی قفل فاز کسری-N با پهنای باند حلقه بسته Khz200 طراحی و شبیه سازی شده است. این سنتز کننده برای شبیه سازی سیستم حلقه قفل فاز در کاربرد فناوری راداری و ماهواره ای بسیار کاربرد دارد. مقادیر عددی بلوک فیلتر حلقه که برای قفل کل مجموعه اساسی هست، با استفاده از نرم‌افزار متلب محاسبه شده است. همچنین، با توجه به فرکانس کاری، تعداد و فاصله کانال‌ها، مدار تقسیم‌کننده فرکانسی با سرعت بالا طراحی شده است. برای تولید مقادیر تقسیم کسری، از مدولاتور سیگما دلتا با آرایش 1-1-1 MASH استفاده شده است. سرعت عملکرد حلقه نیز یک پارامتر مناسب برای کاربرد ماهواره‌ای محسوب می‌شود. همچنین، از زیربلوک‌ها برای کاهش تاخیر و توان مصرفی استفاده شده است که از اهداف اصلی این مقاله می‌باشد.از نتایج پیاده سازی مدار می‌توان به زمان قفل شوندگی کل حلقه PLL در usec3 و همچنین نویز فاز حلقه باز45 درجه اشاره کرد.

کلیدواژه‌ها


عنوان مقاله [English]

Design of Fractional Frequency Synthesizer Based on Sigma Delta Divider in Satellite Applications

نویسنده [English]

  • Saeed Pourakbari
Department, of Electrical and Computer , University of Mohaghegh Ardabili , Ardabili , Iran
چکیده [English]

In this paper, a fractional-N PLL synthesizer with a closed-loop bandwidth of 200 Khz has been designed and simulated. This synthesizer is very useful for simulating the phase-locked loop system in the application of radar and satellite technology. The numerical values of the ring filter block, which is essential for locking the entire set, have been calculated using MATLAB software. Also, according to the working frequency, the number and distance of the channels, a high-speed frequency divider circuit has been designed. To generate fractional division values, sigma-delta modulator with MASH 1-1-1 arrangement is used. The operation speed of the loop is also considered a suitable parameter for satellite application. Also, sub-blocks have been used to reduce the delay and power consumption, which are the main goals of this article. From the results of the circuit implementation, we can mention the locking time of the entire PLL loop in 3 usec, as well as the open loop phase noise of 45 degrees

کلیدواژه‌ها [English]

  • Fractional-N frequency synthesizer
  • Sigma-Delta modulator
  • AVLG
  • AVLS
  • phase noise